Глядя на некоторый код, который я поддерживаю в System Verilog, я вижу некоторые сигналы, которые определены следующим образом:
node [range_hi:range_lo]x;
и другие, которые определены следующим образом:
node y[range_hi:range_lo];
Я понимаю, что x
определяется как упакованный, а y
определяется как распакованный. Однако я понятия не имею, что это значит.
В чем разница между упакованными и распакованными векторами в System Verilog?
Изменить: Отвечая на ответ @Empi, почему разработчик аппаратного обеспечения, который пишет в SV, заботится о внутреннем представлении массива? Есть ли время, когда я не должен или не могу использовать упакованные сигналы?