Подтвердить что ты не робот

Конкатенация бит в VHDL

Как вы объединяете биты в VHDL? Я пытаюсь использовать следующий код:

Случаи b0 и b1 и b2 и b3 являются ...

и он выдает ошибку

Спасибо

Ответ 1

Оператор конкатенации '&' разрешено с правой стороны оператора присваивания сигнала '< =', только

Ответ 2

Вот пример оператора конкатенации:

architecture EXAMPLE of CONCATENATION is
   signal Z_BUS : bit_vector (3 downto 0);
   signal A_BIT, B_BIT, C_BIT, D_BIT : bit;
begin
   Z_BUS <= A_BIT & B_BIT & C_BIT & D_BIT;
end EXAMPLE;

Ответ 3

Вам не разрешается использовать оператор конкатенации с оператором case. Одним из возможных решений является использование переменной внутри процесса:

process(b0,b1,b2,b3)
   variable bcat : std_logic_vector(0 to 3);
begin
   bcat := b0 & b1 & b2 & b3;
   case bcat is
      when "0000" => x <= 1;
      when others => x <= 2;
   end case;
end process;